`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: SJTU
// Engineer: Yricky
// 
// Create Date: 2019/10/27 13:34:51
// Design Name: 
// Module Name: SevenSegEncoder
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

module SevenSegEncoder(
    input [3:0] D,
    output [6:0] A_2_G 
    );
 reg [6:0] A_2_G; 
 
  always @(*)
  case(D)
   4'h0:A_2_G<=7'h3F;
   4'h1:A_2_G<=7'h06;
   4'h2:A_2_G<=7'h5B;
   4'h3:A_2_G<=7'h4F;
   4'h4:A_2_G<=7'h66;
   4'h5:A_2_G<=7'h6D;
   4'h6:A_2_G<=7'h7D;
   4'h7:A_2_G<=7'h07;
   4'h8:A_2_G<=7'hFF;
   4'h9:A_2_G<=7'h6F;
   4'hA:A_2_G<=7'h77;
   4'hB:A_2_G<=7'h7C;
   4'hC:A_2_G<=7'h39;
   4'hD:A_2_G<=7'h5E;
   4'hE:A_2_G<=7'h79;
   4'hF:A_2_G<=7'h71;
  default:
   A_2_G<=7'h00;
   endcase   
  
    
    
    
endmodule